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當使用GHDL模擬器模擬測試臺時，「組件實例」uut「未被綁定」

我在使用GHDL（http://ghdl.readthedocs.io/en/latest/）模擬我的VHDL設計時遇到問題。所以，當我使用命令ghdl -e Averager_tb編譯與GHDL試驗檯我得到警告： Averager_tb.VHD:33:3:warning: component instance "uut" is not bound Averager_tb.VHD:11:14:w

vhdl fpga hdl ghdl 2016-07-21

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新人測試bencher，不能使頭部或尾部的錯誤。 （使用Icarus Verilog）

我一直在試圖獲得我隨心所欲激發的代碼。在大多數情況下，我認爲我確定模塊本身沒問題。它的測試臺正在拋出所有的錯誤。 下面是完整的代碼： /* Primitive code to control a stepper motor using FPGA It will run as a seconds hand 9 June 2016 dwiref024 */ module clock_di

verilog hdl servo 2016-06-09

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開始：比較程序塊

中的聲明作爲FPGA編程的verilog HDL系列講座的一部分，我已經給出了這段代碼來創建一個帶符號的8位大於比較器。我在xillinx ISE中模擬了這一點，它表明語法是正確的。但我不明白begin:comparison線。我知道在程序@always(*)塊中需要開始和結束語句，但是在這種情況下，當:comparison被移除時，模塊不再編譯。 我最好的猜測是:comparison指的是sgt

verilog fpga hdl 2016-04-22

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如何在Verilog中進行矩陣乘法？

我想乘以1x3 * 3X64矩陣，這裏因爲矩陣中的每個值都是十進制數，所以對於每個值我都採用了4位，即4x64位總共訪問每行的4位。 我試圖推廣它。 基質是形式的1x3 [2,4,3] & 3*64(64 decimal value in each row) row 1[111111111111111111111111111111(64)] row 2[11111111(8)22222222(8)

verilog fpga hdl asic iverilog 2016-03-04

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Verilog的數據類型

我學習的Verilog我的大學課程但我模塊講師離開，所以我希望在這裏一些幫助的一部分， 一個例子，我們已經給出了一個參數n位灰色二進制代碼轉換器，如下： module bin_n_gray #(parameter n=4) (input [n-1 : 0] gray, output [n-1 : 0] bin); integer i; always @ (*) f

verilog fpga hdl 2016-04-23

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Verilog：信號不支持變量索引

我收到一個錯誤，提示'索引在信號中不受支持'。從我所看到的錯誤位於非阻塞賦值的左側。爲什麼下面的代碼給出了一個錯誤，有沒有辦法解決它？ ... parameter width = 32; parameter size = 3; input clk, reset; input [width*size-1:0] A; input [width*size-1:0] B; output [w

verilog hardware xilinx hdl 2016-03-08

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RISCV Verilog HDL語言代碼

我在Xilinx ISE編譯RISCV Verilog HDL語言時，遇到下列錯誤： 它說，在模塊vscale_pipeline 295: ifndef SYNTHESIS 296: PC_WB <= $random;

verilog hdl riscv 2016-05-01

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從另一個進程中重置SystemC中的SC_THREAD的正確方法

如果我在SystemC中有兩個線程，A和B（都是SC_THREAD），並且我希望線程A停止執行（被重置），如果B中的變量或事件獲得斷言，完成這件事的正確方法是什麼？ 這裏是一個更說明性的例子： // Thread A: Data transfer SC_THREAD(rx_tx_transfer); dont_initialize(); sensitive << clk.po

hardware hdl systemc rtl 2016-08-15

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循環移位使用d觸發器vhdl

我想設計一個使用d觸發器作爲組件的移位器.. 觸發器工作正常..但移位器輸出仍然未定義，我應該如何解決它？ 這是shiftier代碼 entity cyclicSR is -- 3-bit cyclic shift register port (CLK: in bit; Qout: out bit_vector(1 to 3)) ; end cyclicSR; architecture cy

vhdl hdl 2016-05-10

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轉換std_logic_vector，同時保持精度和轉換爲有符號

在VHDL中我想要一個14位輸入並在末尾附加'00'以給我一個16位數字，這是14位輸入乘以4然後把這個轉換爲17位有符號變量，使其爲正數（輸入總是正數）。我應該怎麼做呢？ 是什麼？ shiftedInput <= to_signed('0' & input & '00', 17); 或者可能是這樣嗎？ shiftedInput <= to_signed(input sll 2, 17); 或者這

bit-manipulation vhdl fpga bit-shift hdl 2016-08-21

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