hdl

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    genvar缺少產生「循環」變量：VERILOG

    得到錯誤9: error: genvar is missing for generate "loop" variable 'r'. 1 error(s) during elaboration. 整個代碼： module divider (dividend, divisor, quotient, remainder) ; input [7:0] dividend ; // eight in
    verilog hdl 2015-10-16

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    Hdl設計器不生成hdl文件

    我有HDL設計器的問題。當我創建新項目並添加程序框圖並嘗試檢查它是否正確HDL Designer向我顯示此錯誤： It does not generate hdl files for me 它不會創建hdl文件或其他東西。我幾天前創建了一個項目，它完美地工作，但是當我創建新的框圖時，Hdl設計者顯示了同樣的錯誤。我不知道什麼是錯的。我重新安裝hdl設計器，但它沒有解決問題。仍然給出相同的錯誤。 有
    designer hdl 2015-10-23

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    在verilog中實例化一個模塊時傳遞'generate'語句

    我有一段verilog代碼，我試圖綜合。這裏有一條線， MUX2B_XB gas34 (notPropSig, OECin, generate, notCoutSig); 實例化一個模塊。其中，模塊實現了一個簡單的布爾邏輯。但是，合成器被給了一個錯誤： Syntax error near "generate". 我無法理解使用「生成」聲明在這種情況下你在這兒實例，以及如何去解決錯誤，而不會影響
    verilog system-verilog xilinx hdl synthesis 2015-10-24

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    如何使用CORDIC計算[-1，1]以外的數字的指數？

    我無法理解在計算範圍[-1,1）之外的數字指數後面的數學（實際上，我不確定使用CORDIC計算exp的好範圍，我讀過的一些地方[-pi/4，pi/4]，而在另外一些中，我已經閱讀[-1,1））使用CORDIC算法。有人可以舉個例子嗎？ 我閱讀http://zone.ni.com/reference/en-XX/help/371599G-01/lvfpga/ht_exponential/以下聲明：
    verilog hdl cordic 2015-09-05

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    verilog分配給相同的變量不起作用

    我對Verilog HDL有一個奇怪的問題。 我在我的代碼中發現，如果我將一個變量乘以2，但是然後 將該值賦給同一個變量，它會全部搞砸了。 有時，simv程序甚至崩潰。我原本需要這樣做， ，因爲我有一個for循環移位或旋轉一定的數量。但是， 然後我發現不僅移動相同的變量不起作用，但 ，加法，減法，乘法或除法也不起作用。 所以在我的代碼示例中，如果將a設置爲16'b0001_0000_1010_01
    variables crash verilog assign hdl 2015-11-15

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    將VGA與Virtex-5 FPGA電路板連接

    我需要將VGA屏幕連接到Virtex-5 FPGA電路板才能顯示圖像。我知道如何將VGA與Spartan-3E入門板連接起來。但我不知道如何用Virtex-5來實現。
    image-processing fpga hdl virtex 2015-11-16

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    具有16位有符號輸入的Verilog計算器

    我需要構建一個計算器，該計算器根據opCode（4位輸入）採用2個有符號16位數（in1，in2）和預形函數。輸出應該是一個名爲'結果'的有符號16位數字和一位'溢出' 我確實需要幫助修復我的代碼。它不工作，我不知道我做錯了什麼。 操作碼 0000 .....添加IN1和IN2 0001 .....減去IN1-IN2 0010 .....鴻溝IN1十有剩餘1或零（使用模運算符） 0011 ....
    verilog xilinx hdl circuit 2015-10-06

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    如何在vhdl代碼中實現原理圖並將數據類型從std_logic轉換爲位

    我試圖實現一個比普通RCA更快的加法器。因此我使用了XILINX庫，並找到了一個名爲adsu8的簡單加法器。我想將它嵌入到我最近的VHDL代碼中。但是因此我必須堅持數據類型BIT和BIT_VECTOR。現在每當我綜合出現這樣的一堆警告： ：Xst：2036 - 在黑匣子驅動的端口上插入OBUF。可能的模擬失配。 library IEEE; use IEEE.STD_LOGIC_1164.ALL;
    type-conversion vhdl xilinx hdl hardware-design 2015-08-20

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    Verilog - 爲什麼我不能在for語句中聲明多個變量？

    我有這樣的代碼：其他語言 generate genvar i, j, k; for (i = 0, j = 8, k = 0; i < 4; i = i + 1, j = j + 8, k = k + 8) Register Register_inst (.d(w_data), .en(decoder_out[i]), .clk(clk), .q(trunc_32_to_n_bits
    for-loop verilog hdl 2015-10-09

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    重寫long xor語句

    請看下面的語句。 c_r被分配了全部c[k]的xor版本。 always_ff @ (posedge clk_i) begin for(k = 0; k < 16; k++) c_r[k*8 +: 8] <= c[k][0]^c[k][1]^c[k][2]^c[k][3]^c[k][4]^c[k][5]^c[k][6]^c[k][7]^c[k][8]^c[k][9]^c[k]
    system-verilog hdl 2015-08-21
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