hdl

    1熱度

    1回答

    使用fsm避免使用frequecny分頻器的鎖存器 - Verilog

    我是verilog和HDL的新手。 我想實現一個N分頻器， 它計數時鐘滴答（pos和neg），並從輸入clk的第一個上升沿開始計數機制。 另外，clk分頻器必須支持同步rst_n。 我採用Altera的Quartus和下面的代碼 module clk_divider_fsm ( \t in_clk, \t rst_n, \t out_clk ); input
    verilog system-verilog hdl quartus 2017-06-07

    0熱度

    1回答

    在Verilog中導入數據

    我想用我的邏輯分析器使用Verilog導入數據。 我不知道什麼是將它導入我的測試平臺，我可以測試我準備好的模塊的最佳方式是什麼？ 另一個問題是，如果我應該從邏輯分析器中輸出它的Binary，Csv或Vdc類型？ 謝謝你的幫助！
    verilog fpga system-verilog hdl 2017-04-20

    2熱度

    2回答

    DMux.hdl在in = 1時失敗，sel = 0

    我正在爲基於Nand2Tetris課程的DMux編寫hdl代碼。 CHIP DMux { IN in, sel; OUT a, b; PARTS: And(a = sel, b = in, out = b); Not(in = sel, out = selNot); And(a = in, b = selNot, out = a); } 由於某種原因，此代碼在測試腳本值in =
    debugging hdl hardware-programming nand2tetris 2017-04-24

    1熱度

    3回答

    存儲M個n位二進制數的總和的最大位寬

    我試圖找到公式來計算包含M個n位無符號二進制數的總和所需的最大位寬。謝謝！
    verilog hardware fpga hdl 2017-06-14

    1熱度

    3回答

    SystemVerilog中小型（即一個人）設計的測試工作流程

    我開始在SystemVerilog中實現設計，但就測試而言，我有點失落。我試圖用簡單的SystemVerilog的驗證，但它似乎有限： 這些錯誤是通過日誌會發現（甚至$error和assert不停止模擬），使他們能夠很容易錯過。 我不能（？）運行所有的測試，因爲Vivado允許只使用一個作爲活動 我可以將所有內容放在單一測試模擬中，但調試波形似乎太長，因爲它混合了各種測試。 我可以嘗試創建我自己的
    unit-testing fpga system-verilog hdl uvm 2017-06-19

    5熱度

    3回答

    什麼是LINT /綜合安全語句在編譯時拋出一個錯誤？

    我有一個模塊，通過parameter然後實例化與定義的參數相對應的另一個模塊。 然而，在這種情況下沒有爲參數的某種組合中定義的事件，我想的誤差在編譯時被拋出突出問題，像這樣： generate if (PARAM1 == 1 && PARAM2 == 2) begin // instantiate module logic_A end else if (PARAM1 == 2 &
    verilog hdl 2017-06-21

    2熱度

    1回答

    什麼是用AXI4Lite讀寫的最小時鐘週期數

    我想知道在AXI4Lite總線上做一個簡單訪問的最小時鐘週期數是多少。 我認爲這是4，但我不確定。
    arm xilinx hdl bus amba 2017-05-03

    3熱度

    1回答

    在Mem（鑿子）中初始化數據

    我想初始化內存bitmem時，首次初始化時將所有位設置爲1。我看過initsused ROM，我不知道是否有類似的方法來初始化Mem的值？ val bitmem = Mem(Bits(width = conf.ways), (conf.cache_lines*conf.words_per_line)
    scala memory fpga hdl chisel 2017-05-08

    1熱度

    4回答

    Verilog合成後的奇怪模擬結果

    我正面臨一個奇怪的問題。該代碼適用於簡單的ALU。只有感興趣的代碼粘貼在這裏： always @(posedge clk or posedge rst) begin if (rst == 1) begin mul_valid_shr = 3'b000; end else begin if (op_mul_i == 1) begin
    verilog hdl synthesis vivado 2017-06-30

    1熱度

    1回答

    加載設計時出錯當使用模塊內部生成塊

    我有以下模塊在單獨的文件中。當我嘗試運行我的RC_ADD_SUB_32模塊時，出現'inst'失敗的錯誤Instantiation。地區：/ RC_ADD_SUB_32_TB/obj/rc_gen_loop [0]/FULL_ADDER未找到設計單元。加載設計時出錯。 實例化全加器在生成塊內不起作用。我在rc_add_sub_32.v文件中實例化完整加法器時遇到了問題。有任何想法嗎？ full_a
    verilog hdl modelsim 2017-05-14
最新問題