verilog

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    爲什麼Verilog中的計算結果不正確？

    在Verilog的下面的代碼段 //////////////////////////// reg[0:7] fat[0:511]= {'hF8, 'hFF, 'hFF , 'hFF , 'hFF , 'hFF , 'hFF , 'hFF , hFF , 'hFF , 'h06 , 'h00 , 'h07 , 'h00 , 'h08 ...); // resembles fat 1 region
    verilog 2017-01-19

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    狀態轉換如何以Verilog FSM代碼方式工作？

    Verilog code that my question is about 在上面鏈接的代碼中，這是一個標準的Verilog FSM，我想清楚地說明狀態轉換是如何工作的。代碼的順序部分爲下一個狀態分配，但是我的困惑是它是如何從該順序部分到從組合代碼部分選擇合適的下一個狀態？ 在時鐘邊緣，由於「當前狀態」在時鐘邊緣被重新分配了一個新值，它會自動觸發代碼組合部分中的靈敏度列表，這就是正確選擇下一個狀
    verilog 2017-01-22

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    如何時鐘門映射到高科技庫單元

    我已經在設計下列時鐘門： module my_clkgate(clko, clki, ena); // Clock gating latch triggered on the rising clki edge input clki; input ena; output clko; parameter tdelay = 0; reg en
    verilog yosys 2017-01-23

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    FFT和FIFO連接

    如果有人知道FPGA和xilinx FFT內核，我想問你一些問題。我試圖在我的FPGA電路板上實現這個核心，並且我想將它連接到FIFO存儲器，以便爲核心創建一個很好的同步。 我的問題是關於連接這個FIFO與FFT，我可以例如將FIFO輸出端口直接連接到FFT輸入端口，如下圖所示，或者我應該做一些控制邏輯核心。 請注意，我正在使用FFT核心v9.0與Vivado設計工具。
    verilog fft xilinx 2017-01-23

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    的Verilog - 連接多個定義爲一個定義

    我正在尋找一種方式來連接多個define statements into a single定義語句，這樣我就可以在case語句中使用它。 作爲一個例子，有在頭文件中定義的存儲器地址。我有一個case語句，用於決定是否將值寫入LUTRAM或根據地址阻塞RAM。 我有以下定義： `define PWM_REPEAT_REG (6'h10) // Number of times to re
    concatenation verilog 2017-01-27

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    簡單Verilog for循環中的錯誤

    我正在熟悉Verilog做小練習，現在我正嘗試實現線性反饋移位寄存器。 我想裏面的觸發器鏈模型使用一個for循環總是堵，但iverilog不斷給我的錯誤寄存器``我「」在LFSR未知其中「i」是迭代變量和lfsr是我的模塊。 always @(posedge clk or negedge res_n) begin if(res_n == 0) begin // ... imp
    for-loop verilog iverilog 2017-01-30

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    的Verilog：分配參數長度

    我試圖實現與參數化寬度和係數的線性反饋移位寄存器的加權和： // ... parameter width = 16; parameter [width-1:0] coeff = 16'b1110101100110110; // ... 有一種方法來分配異或鏈到輸入觸發器，即什麼是一種明智的方式實施類似 assign input_wire = (coeff[0] & flo
    verilog lfsr 2017-01-30

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    綜合全球實例數

    我找不到任何與此相關的問題，但有可能我不知道要搜索什麼。當使用綜合工具時（假設你需要一個特定的工具，假設有Synplify，但如果存在跨工具的標準兼容版本會更好），是否有可能跟蹤模塊的實例數量並幫助指導綜合？我懷疑沒有，但是我可以看到許多像這樣的用例。讓我舉一些我的意思的例子。我在寫這篇文章的時候考慮了FPGA開發，但我敢打賭它也會用於ASIC設計。假設我在一個設備上有10個乘法器，並且我有一些操
    vhdl verilog hdl synthesis 2017-02-01

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    參數化模塊（SystemVerilog）

    我已經閱讀了這本書"Digital Design and Computers Architecture"作者：David Harris，本書中有一個關於SystemVerilog示例的問題。在「參數化結構」中引入了# (parameter ...)之後，幾乎在每個示例中都使用了該運算符。 例如，這本書中的「減法」模塊： module subtractor #(parameter N = 8) (
    boolean embedded logic verilog system-verilog 2017-02-03

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    deflate和gzip流格式 - 更多詳細信息

    我正在研究deflate或gzip解壓縮程序的fpga實現。在我可以做一些編碼之前，我需要首先了解壓縮數據流的格式。 我讀單證，但我總是看到有關霍夫曼編碼和讀取在樹上， 我想知道樹的數據流，即裏面怎麼存在。在gzip {HEADERS等等等等，壓縮PAYLOAD，CRC/ISIZE FOOTER}它不告訴我如何或什麼壓縮有效載荷看起來像。 如果放氣，每塊有一個3位HEADER，但是塊有多長，或者我
    gzip verilog fpga decompression deflate 2017-02-07
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