verilog

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如何執行右移二進制乘法？

這是我自己試着解決的一個家庭作業問題，但我做不到。作業是實現一個通過使用右移使兩個二進制數相乘的電路。我對Verilog沒有任何問題，我唯一的問題是如何總結算法，以便我可以自己實現它。

binary verilog multiplication 2016-12-06

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Verilog中的哪些構造可以包含函數？

我是Verilog的新手，並試圖找出函數可以定義/聲明在verilog（就像我知道函數可以在包中定義，還有什麼？）。提前致謝。

function verilog system-verilog 2016-12-07

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Verilog無法輸出方波如果分配給一個變量，但可以到另一個

所以我試圖輸出一個變量在FPGA中的位。有兩個不同的變量：計數和數據輸出。代碼如下： module control_LED (//input [7:0] input_value, input Clk, //input reset, //output reg [7:0] dataout output led,led2,led3,led4,led5,l

verilog fpga 2016-12-08

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的Verilog：接口模塊輸入具有reg

在以下代碼： wire a; reg b; assign a = b; ModuleName foo(a, other wire inputs, ... , wire outputs); 假設它們是頂層模塊的一部分。 我想運行一個always @模塊，但是改變了在這個模塊中實例化的模塊的輸入。 [email protected](*) b = c^d; //Some Logic 事情

verilog 2016-12-08

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寫入一個只有輸出的Verilog代碼時啓用

我正在創建一個有4個空的4位寄存器的寄存器文件，並且在每個時鐘週期內，寄存器獲取一個值，然後使用該值顯示一個7段解碼器。如果寄存器是空的，不應該有顯示，但是一旦一個值被加載到寄存器，那麼應​​該有一個顯示。我試圖編寫7段解碼器的verilog代碼，如果En = 1，那麼應該只有一個輸出。我的問題是，代替不顯示任何內容，7段解碼器將顯示0，直到值被添加到寄存器，這種情況下，解碼器將顯示加載的值。這裏

verilog quartus seven-segment-display 2016-12-08

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波形錯誤的Verilog代碼（Mutliplier電路）

module multiplication (multiplier, multiplicand, product, clk); input [3:0] multiplier; input [4:0] multiplicand; input clk; output [7:0] product; reg [7:0] product; initial begin produc

verilog quartus 2016-12-09

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3個8位輸入比較器的Verilog

我已經改變了我原來的編碼，什麼是現在如下： module comparator ( input wire [7:0] A, input wire [7:0] B, input wire [7:0] C, output reg [7:0] D, output reg [7:0] E, output reg [7:0] F );

verilog comparator 2016-12-11

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使用定義宏實例化模塊名稱

我正在試圖用不同的實例名稱多次實例化一個verilog模塊，以便它依賴於宏定義。它是這樣的 `define CHAN_NO 0 mymodule #(.chan_no(`CHAN_NO)) inst<CHAN_NO> ( .Addr (ADDR_A ) ,.Data (DATA_A ) ,.Clk (CLK ) ); 當然這是一個簡化的例子，因爲實

verilog system-verilog 2016-12-14

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verilog 4位多路複用器測試臺代碼給出了x

不能讓我的手指爲什麼它不工作，我在eda playground上運行了一個模擬器，每當選擇改爲0時，我在輸出中得到一個「x」。但當sel爲「1」時正確得到「1」。謝謝！ 代碼： module mux8_2(input [3:0]a,[3:0]b,sel,output [3:0]out); assign out=(sel)?a:b; endmodule 和測試平臺： module mux8_

verilog mux test-bench 2016-12-14

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合成SV inteface提領港口

我想合成使用被定義爲以下 interface smb_if #( parameter shortint ADDR_SZ = 8, parameter shortint DATA_SZ = 8, parameter shortint SLAVE_NUM = 8 ); logic [DATA_SZ-1:0] wrdata; logic [DATA_SZ

interface system verilog synthesis 2016-12-15

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