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    I2S發送器Verilog實現不起作用

    我試圖在verilog中實現I2S發送器。它的數據表是：https://www.sparkfun.com/datasheets/BreakoutBoards/I2SBUS.pdf 我寫的代碼，但我的SD線延遲1個時鐘週期，當我測試它。 有人可以檢查我的實施？ module Transmiter( input signed [23:0] DLeft, input signed [23:0]
    verilog 2016-11-22

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    Verilog中的可合成延遲

    我想合成延遲寫爲## 1的SystemVerilog代碼，但合成器給出了語法錯誤，因爲延遲是不可合成的。我想知道有什麼方法可以延遲合成嗎？ （req1 == 1）## 1（req1 == 1）## 1！（req2 == 1）||（gnt1）（0） == 0））; 我怎樣才能綜合這個而不會失去它的行爲？
    verilog delay system-verilog synthesize system-verilog-assertions 2016-11-22

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    如何從SystemVerilog的可用模塊列表中動態實例化硬件？

    我正在嘗試爲一個類項目編寫一個流行的空間拍攝模式，並且遇到了模塊實例化的問題。我們目前有一個模塊可以對彈丸的運動進行編碼，並創建了一系列的「激活」。 我們希望我們的船能像用戶想要的那樣射出許多射彈，射彈只會從槍管出現並沿着屏幕向上移動。 這相當於一個簡單的內部狀態機，每個彈： 暫停： 如果用戶想火了一槍，激活這個模塊 初始化： 設置射彈位置以匹配槍管。將拋射體運動設置爲非零。 移動： 如果我們的碰
    verilog system-verilog hardware-programming 2016-11-22

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    下面的編碼風格在綜合時有什麼區別嗎？

    我想在我的項目中實現一個模塊，爲此我需要最終的值穩定一段時間，因此實現如下。他們兩人在模擬中都顯示出相同的結果。該工具是否會生成相同的硬件或不同的硬件？ always @(posedge clk) begin if(en) count <= count + 1; else begin a <= count; count <= 0; end
    verilog xilinx synthesis 2016-11-24

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    如何更改代碼。 16位CLA（carry-look.ahead加法器）verilog代碼模擬

    我爲加法器 做了一個設計，但結果是錯誤的。 module CLA16(A, B, Ci, S, Co, PG1, GG1); input [15:0] A; input [15:0] B; input Ci; output [15:0] S; output Co; output PG1; output GG1; wire [3:0] GG; wire [3:0] PG; w
    verilog hdl 2016-11-25

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    內部產生復位的Verilog 2005

    想使用頂層的verilog 2005模塊來實現PWM序列： module PWM_ENHANCER ( input clk, input rst, input sent, //input input [7:0] BUF, //BUFFER - The PWM reads from it only when 'sent' sign
    verilog 2016-11-27

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    like #if in c，is there`if in verilog

    如何比較宏和Verilog中的常量?.下面的代碼給出了錯誤。 module top; `define A 10 `if (`A==10) initial $display("10"); `else initial $display("11"); `endif endmodule
    verilog system-verilog 2016-11-28

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    使用雙寄存器方法解決亞穩態性

    爲了解決Verilog中由不同時鐘域引起的亞穩態問題，使用了雙寄存器方法。 但據我所知，亞穩態的最終輸出是不確定的。輸出與輸入無關。 所以，我的問題是如何使用雙寄存器方法，以保證輸出的正確性？ 謝謝。
    vhdl verilog fpga clock 2016-11-28

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    Verilog註冊分配？

    我完全不熟悉Verilog編程，我不明白在哪裏初始化變量reg？ 讓我們來看看下面的代碼片段： 編輯： Warning at synthesize module test ( output LED0 ); reg led = 1'b1; assign LED0 = led; endmodule 或 module test ( output LED0
    verilog 2016-11-28

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    從ModelSim腳本窗口讀取輸入

    是否可以從ModelSim腳本窗口讀取輸入？如果是，如何讀取輸入？
    system verilog 2016-11-29
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