verilog

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在線檢查綜合輸出？

有沒有在線的工具/應用程序可以幫助我檢查寫入的RTL的綜合輸出？ 例子：我已經寫了一些RTL代碼（以Verilog），並要檢查 - >如果是合成，可以不？ - > Netlist RTL已生成。

verilog synthesis vlsi 2016-11-15

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verilog，我必須定義31「和」門，它顯示錯誤g [i]？有沒有其他方法？

[它顯示錯誤][1] enter image description here

verilog 2016-11-15

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在Verilog代碼

中序列檢測器中預期的時鐘沿之前輸出高電平，Sir， 我爲「1011」序列檢測器編寫了一個verilog代碼。但是在模擬中，當它收到「101」時輸出很高。即。它在實際時鐘沿之前的一個時鐘週期爲高電平。請幫我解決這個問題 // Verilog代碼 module main( input clk, input rst, input x, output y ); reg temp; reg [1

case verilog sequence test-bench 2016-11-16

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在Verilog實例化中使用串聯操作是否正確

在Verilog模塊實例化中使用串聯操作是否正確？ hall1 A2( .DIR(DIR2), .PWM(PWM2), .Hall({FH31B,FH21B,FH11B}), .Top_drive({GTOPC1B,GTOPB1B,GTOPA1B}), .Bot_drive({GBOTC1B,GBOTB1B,GBOTA1B})

verilog 2016-11-17

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用Verilog聲明一個常量的數組

首先我想爲我的無知道歉，這個問題可能對你們很多人來說都是愚蠢的。但是我是一個新手在Hw dev的域 我想把一個軟件功能到我們使用的整數來計算某一數值數組的C代碼硬件加速器... 如下所示 uint k[64] = { 0x428a2f98,0x71374491,0xb5c0fbcf,0xe9b5dba5,0x3956c25b,0x59f111f1,0x923f82a4,0xab1c5ed5,

verilog hdl 2016-11-17

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意外的高阻抗狀態

我遇到了模塊輸出端口出現意外高阻抗狀態的問題。實例化其他模塊的模塊的代碼如下： `timescale 1ns/1ps module column( input wire clk, input wire reset, input wire trigger, input wire [7:0] latency ); localparam AMOUN

module verilog instantiation icarus 2016-11-17

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Verilog函數結果與預期的不同

我正在使用此函數片段來使我的7段顯示更具可讀性。爲什麼打印'00'而不是'0E'？ http://www.iverilog.com/index.php?public_code=v6o1rG module main; function disp; input [6:0] a; begin case (a) 7'b0000001 : disp=4'h0; 7'

function verilog 2016-11-18

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在System Verilog中爲float值計算e^x？

我建立在FPGA上運行的神經網絡，和拼圖的最後一塊是運行在硬件S形函數。這可以是： 1/(1 + e^-x) 或 (atan(x) + 1)/2 不幸的是，X這裏是一個浮點值（SystemVerilog中一個real值）。 有沒有對如何實現這些功能前SystemVerilog中任何提示？ 這是真的困惑我，因爲這兩個功能是複雜的，我甚至不知道從哪裏開始實施他們由於是浮點值增加的複雜性。此

neural-network verilog fpga system-verilog sigmoid 2016-11-21

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如何在verilog中動態地聲明輸入/輸出端口（顯示/不顯示）？

我的意思是在使用參數和端口數組（或扁平數組方法）旁邊，是否可以動態啓用/禁用輸入/輸出端口？ 更具體地說，給出如下的簡單模塊，僅在需要時纔可以顯示 B_IN，B_OUT（B_EN = 1）？ 例如 module WEIRD_MOD#( parameter integer WIDTH_A=8, parameter integer B_EN=0, parameter integer WIDTH_B

verilog 2016-11-21

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Verilog隨機數發生器

module random_num_gen( input clk, input rst_n, output [1:0] data ); wire feedback = data[1]^data[0] ; always @(posedge clk or negedge rst_n) if (~rst_n) data <= 4'hf; else data

numbers verilog generator 2016-11-21

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