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具有浮點數的FPGA可綜合verilog代碼

我試圖在FPGA上實現線性編程問題。我使用實際的數據類型來生成浮點數。該程序編譯得很好，但是當我試圖將它綜合到我的Xilinx Spartan-3E FPGA電路板時，它顯示verilog不支持真實的錯誤。看來，我們不能使用真正的可合成代碼。 因此，有關如何消除此錯誤的任何建議。

verilog hdl 2014-08-31

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這是「毛刺安全」時鐘多路複用器真的小故障安全嗎？

我發現這個設計的時鐘MUX在http://www.vlsi-world.com/content/view/64/47/1/1/ 提交人稱，這是故障安全的，但我認爲它仍然有一個小故障，如果傳送延遲的時鐘信號到相應的或門（or_three ，or_four）大於路由延遲+時鐘，以在q3/q4的輸出變低時將q3/q4延遲到或門。爲了避免這些毛刺，q3/q4的輸出必須在時鐘的上升沿變高，並在時鐘下降沿變低

vhdl verilog fpga hdl 2014-09-05

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我可以使用串聯，重複或`用$ readmemb或$ readmemh定義嗎？

我正在實現一個單週期MIPS處理器，並使用$readmemb或$readmemh來初始化我的內存。在這種情況下，我想用一些32位指令初始化我的寄存器文件，但我不想手動寫出這些指令。 我可以像下面的方案餵給$readmemh並讓它初始化我的記憶到這些值嗎？這些$readmemh和$readmemb有什麼限制？ `define ADD 5'b0xx01 {1'b1, 5'd0, 5'd0, 5'd0

verilog hdl 2014-10-31

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針對別名聲明的錯誤10500

我遇到麻煩的代碼會將控制字分成幾個部分，以便它們可以被各自的電路使用。 當我嘗試編譯這段代碼，我得到每個別名線兩條10500錯誤： 「近文本‘別名’;需要‘結束’，或‘（’或標識，或併發聲明」 「近文字「是」期待「;」或「通用」 我嘗試添加一個。「結束;」和別名聲明之後「結束的別名」，但它仍然返回相同的錯誤 。我還試圖在聲明的各個部分添加「信號」，但這也會導致相同的錯誤。 Orig我在sts塊之前

compiler-errors syntax-error vhdl hdl 2014-11-05

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verilog中的輸入矩陣

我想在verilog中輸入一個n * m（n和m是定義的）矩陣（其中每個元素都是32位長度），但是編譯器會給出一個錯誤。有沒有直接的方法可以做到這一點？我不想寫n * m個單獨的輸入元素。 這是我的嘗試：input reg [31:0] matrix [0:9][0:12] 這裏有什麼問題？

verilog hdl 2014-06-13

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如何解決「錯誤 - [ICPSD]驅動程序的無效組合」？

我想調試我的代碼如下所示。我對SystemVerilog相當陌生，希望我能從中學習到。讓我知道任何建議。 **我收到的錯誤是： Error-[ICPSD] Invalid combination of drivers Variable "Q" is driven by an invalid combination of structural and procedural dri

verilog system-verilog hdl synopsys-vcs 2014-09-21

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在硬件中生成多個獨立的僞隨機數（Verilog或VHDL）

我需要滿足以下條件的硬件（VHDL或Verilog）生成的僞隨機數。 - 每個數字都是1位（不一定是，但會使事情更復雜） - N個僞隨機數不能相互關聯。 - N個僞隨機數需要同時生成（每個時鐘沿）。 據我所知，以下將不起作用： - 使用N個不同的種子給定的多項式 - 將它們簡單轉移的相互 版本 - 採用N個不同的多項式對於給定長度LFSR - 由於N不實際能大到64，並且我不知道LSFR會給64個

algorithm random unique hardware hdl 2014-09-23

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電路在時序仿真中表現不佳，但在行爲方面沒有問題 - 剛接觸verilog

我是Verilog開發新手，無法在相對簡單的計數器和觸發輸出類型設計中發現錯誤。 這裏的Verilog代碼 注意代碼返回相同的結果了reg是否已宣佈對output_signal沒有internal_output_buffer `timescale 1ns/1ps module testcounter( input wire clk, input wire resetn,

verilog fpga hdl vivado 2014-11-23

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[`something] some_vector;意味着在verilog？

比方說，我有一些定義宏，然後定義了一些其他線。 這是什麼意思？從電線中取出2個LSB意味着什麼？ `define A_DEFINE 32 // *SOME CODE IN HERE* output [`A_DEFINE-1:0] my_out_wire; // *MORE CODE HERE* 我似乎無法找到對此含義的任何解釋。

verilog system-verilog hdl 2014-10-10

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使用複雜結構的Modport故障

從我以前的問題（Groups inside structs），創建typedef結構後，我嘗試從5個不同的通道信號聲明（結構）形成一個接口。 結構體的形式是： typedef struct { struct { logic [1:0] a; logic [2:0] b; } in; struct { logic [4:0] d;

system-verilog hdl 2014-10-10

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