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    如何在FPGA板上用VHDL顯示句子

    我只是想知道是否可以在FPGA板的7段顯示屏上顯示一個句子，例如「SOLD OUT」，我只能顯示四個句子字母。 我希望它顯示出售然後出。 如果可以實現，我該怎麼做？時鐘分頻器？
    vhdl fpga hdl 2015-07-01

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    CPU.hdl - 需要說明才能理解代碼

    我有這個CPU.hdl代碼。 CHIP CPU { IN inM[16], // M value input (M = contents of RAM[A]) instruction[16], // Instruction for execution reset; // Signals whether to re-start the current
    cpu hdl chip 2015-05-29

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    在系統verilog中隨機化dut參數

    我正在爲dut編寫一個系統verilog的測試平臺，並且在該字段中可能會更改參數DEPTH，因此我一直在試圖弄清楚如何隨機化一個參數。它目前設置爲20，但它的範圍是7到255.任何建議和幫助將不勝感激。 我知道你不能直接在腳本中隨機化它，但是我聽說其他人通過創建一個包裝來運行它，它們可以在可以插入隨機值作爲參數的測試中運行。
    random parameters system-verilog hdl 2015-07-20

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    用dsp48生成語句

    我是VHDL的新手，嘗試創建一個項目，我需要使用dsp模塊更快地計算大數字（256位）。我使用coreGenerator創建了這個DSP48macro，但是我得到了generate語句的語法錯誤。如果有人能幫助我，我會出錯的地方。 注意：第一部分是由coregen生成的組件。其他部分是我試圖實例化塊的部分。單塊工作正常。請幫助或讓我知道你是否需要其他信息。由於我在生成語句中發生錯誤，我希望你能讓我
    vhdl fpga hdl xilinx-ise 2015-07-21

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    Verilog仿真x的輸出

    我有一些問題的verilog，無法解決它。嘗試了不同的改變，但仍然無法解決。 代碼： module Perpetual_Calender(); reg [3:0] year[277:0]; //14 different calendars can exist for 2033-1755 = 288 years reg [2:0] month[3:0][3:0]; //different ca
    verilog simulation hdl modelsim 2015-06-13

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    Verilog中的模塊不響應輸入信號

    我目前的任務是創建一個內存驅動程序。具體問題是我有一個移位寄存器，設計用於將四個8位字連接成一個32位，然後將其發送到輸出。該模塊在被自己模擬時工作，但在連接到其他模塊時無法響應。下面的代碼： 的移位寄存器代碼： module shiftReg ( data_8, clk, valid1, rstn, data_32, valid_fifo, count, REGA, REGB,
    verilog hdl shift-register 2015-08-03

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    verilog中這段代碼語句的含義是什麼？

    'define vend_a_drink {D,dispense,collect} = {IDLE, 2'b11} d - next_state 分發 - 分發飲料 收集 - 收集硬幣 定語句被列入用Verilog一個自動售貨機寫的代碼。
    verilog system-verilog hdl 2015-06-14

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    Verilog測試不斷exp和嬰兒車的編譯和模擬誤差

    源代碼： module SingleOneBit(N,T); parameter integer w; //width or number of inputs N input wire [w-1:0] N; output wire T; wire[w*(w-1):0] N1; //for anding all possible combinations of 2 bits wire
    verilog simulation hdl modelsim 2015-06-14

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    在組件實例化過程中將共享變量的（初始）值傳遞給泛型

    我試圖構造一個測試臺，以便每個測試用例都由一個記錄來表示，該記錄包含測試用例的所有參數，例如，輸入文件名，用於DUT實例化的泛型& cetera。這個想法是隻需要更改一個分配即可在不同的測試用例之間切換。因爲沒有無約束陣列的記錄類型聲明中允許的（在這種情況下，預VHDL-2008） type string_ptr is access string; type test_case_t is rec
    vhdl xilinx hdl 2015-06-15

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    SystemVerilog：從參數

    導出輸入寬度 我有一個輸入，其寬度我想在精化時確定。我不想提供兩個參數，而是想確定從單個參數派生的寬度。事情是這樣的： module my_module #( COUNT = 9 ) ( [bitwidth(COUNT)-1:0] index ); 我有這對我來說，如果我宣佈一個reg內到我的模塊但我需要這通過外部端口映射驅動工作的功能。 function integer
    verilog system-verilog hdl 2015-06-18
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