xilinx

1熱度

2回答

如何改進我的代碼以縮短合成時間？

我已經寫了一些代碼在Verilog中使用累積直方圖方法的中值濾波器。當我嘗試在xilinx中合成我的代碼時，它會處理長達1小時，最後顯示錯誤，「程序內存不足」。 我的代碼是： //***** MEDIAN FILTER BY USING CUMULATIVE HISTOGRAM METHOD******// module medianfilter(median_out,clk,a1,a2,a3

verilog xilinx synthesize 2016-04-24

---

0熱度

1回答

組合電路的工作頻率是否比時序電路少？

我設計了一種算法-Sha3算法2種方式 - 組合式 和順序。 時鐘合成時序設計給出設計摘要如下 最小時鐘週期1.275 ns和最大頻率784.129 MHz。 雖然組合一個被設計成沒有時鐘，並已放輸入和輸出寄存器之間是給合成報告 最小時鐘週期1701.691 NS和最大頻率0.588兆赫。 所以我想問的是，組合的頻率會比順序的頻率低嗎？ 就理論而言，組合設計應該比順序更快。但是我獲得順序的模擬結果

fpga xilinx sequential digital flip-flop 2016-05-02

---

0熱度

1回答

不同頻率的LED計數器編程（0 - 15）

我想用一個Zybo板上的4個LED指示計數從0到15的計數器。另外我希望板的4個按鍵對應不同的頻率用於改變LED（0.5Hz，1Hz，2Hz，4Hz）。我已經實現了固定頻率的簡單計數器，但沒有按鈕頻率改變的第二部分。 在模塊設計中，我有一個Zynq處理系統，一個讀取按鈕數據的AXI GPIO以及一個用作LED驅動器，時鐘分頻器和變頻器的自定義IP。 自定義IP 的時鐘分頻模塊代碼。 module

verilog fpga xilinx vivado zynq 2016-05-10

---

0熱度

1回答

如何編譯Xilinx Vivado的仿真庫QuestaSim？

我想爲QuestaSim（ModelSim）編譯Xilinx Vivado仿真原語。該文件列出了TCL的命令，但我想用一個通用的shell命令如舊之一ISE： <ISEDirectory>\bin\nt64\compxlib.exe -family all - language all -library all -simulator questa .... 據我所看到的，TCL命令應在Viva

bash xilinx modelsim vivado questasim 2016-03-23

---

1熱度

2回答

爲什麼verilog中會出現以下重新聲明錯誤？

我想實現如下簡單的Verilog代碼： module test1( input ACLK, input RST, output test_output1, output test_output2 ); //wire ACLK; //wire RST; reg test_output1; reg test_output2; assign

verilog fpga xilinx 2016-05-13

---

0熱度

1回答

Petalinux 2014.4與board_f文件構建錯誤

我正在嘗試構建一個項目的petalinux內核。vivado中的比特流編譯得很好，但有一些警告，但它們是有意的（隱含的鎖存器，不在敏感列表中的東西等）。 當我得到HDF時，一切都很好，項目初始化就好了。當我配置項目時，一切都順利進行。沒有什麼不尋常的，我正在實例化基本設置，沒有改變。 現在，當我運行​​，一切都很好，直到我board_f文件。由於這個錯誤，這些失敗。 [ALL ] /home//D

ubuntu xilinx zynq petalinux 2016-03-25

---

1熱度

1回答

Zynq7000 PS DMA「完成」信號太快

TL; DR：Zynq7000 PS內置DMA過早返回「完成」信號。它似乎立即發出信號（我認爲）會填充其內部「MFIFO」，並且不再需要訪問數據源。但是我的SW需要知道它何時實際完成了數據傳輸。 PS DMA是否有狀態位來指示傳輸是否完成？賽靈思文檔是不清楚在那幾個DMA寄存器 （http://www.xilinx.com/support/documentation/user_guides/ug5

xilinx zynq 2016-05-18

---

1熱度

1回答

內核驅動 - ZedBoard - Linux訪問地址後掛起

我是新的ZedBoard。我的ZedBoard在Xilinx Linux 2015.4上運行（devicetree.dtb，boot.bin和uImage手動編譯;其他文件來自帶預編譯系統的原始存檔）。 我只用PS，AXI GPIO和LED創建非常簡單的FPGA配置。在Vivado地址，我可以看到這一行： Cell Slave Interface Base name Offset addr. R

linux kernel linux-device-driver fpga xilinx 2016-04-08

---

1熱度

1回答

C++將外部變量導入私有類變量

我試圖將main中聲明的變量傳遞給我的類的私有變量，而不傳遞它作爲構造函數的參數。我需要將中斷控制器連接到多個硬件中斷，而無需重新初始化中斷實例並覆蓋它。 XScuGic InterruptInstance; int main() { // Initialize interrupt by looking up config and initializing with that co

c++11 xilinx zynq 2016-05-30

---

-1熱度

2回答

需要你在賽靈思工具

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity conv_enc is Port (clk : in STD_LOGIC; rst : in STD_LOGIC; inp :

vhdl xilinx xilinx-ise xilinx-edk 2016-04-18

---