xilinx

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    即時無法寫入輸出到verilog文本文件。請檢查它是什麼問題

    module fir_tb; // Inputs reg clk; reg reset; reg [7:0] inp; reg [15:0]rom[1:8001]; reg [15:0]addr=0; // Outputs wire [7:0] outp; // Instantiate the Unit
    verilog fwrite xilinx test-bench 2016-02-15

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    Yocto在添加軟件包後無法啓動

    我即將爲Xilinx Zynq平臺構建Linux-Yocto文件系統。 一切都運行正常，直到我再向rootfs添加一個包。 不要緊，失敗，什麼樣的包，我一直在增加它的： INIT: version 2.88 booting /etc/init.d/rcS: line 17: mount: command not found /etc/init.d/rc: line 66: stty: com
    linux xilinx yocto recipe bitbake 2016-02-19

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    C中的FPGA中斷處理

    我有一個在C語言Microblaze微處理器上設計狀態機的課程。我遇到的問題是我必須更改某個圖片。假設我在FPGA上按下BTNL;我必須呈現風景圖片5秒，並且在某些3秒後，我必須使圖片閃爍。同時，時間5s - > 0s必須顯示在7段顯示器上。這是檢測到按鈕並且必須顯示閃爍模式的情況。 中斷髮生每0.004s 和微處理器的時鐘是100MHz。 for(j=0; j<=5secs; j++) {
    c fpga xilinx interrupt-handling microblaze 2015-11-22

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    我可以將5V邏輯應用於xc95288xl的JTAG引腳嗎？

    我設計了一款XC95288xl CPLD板。我用兩個74125緩衝區將並行端口連接到cpld的jtag引腳。 cpld和74125緩衝區均使用3.3V電源。但是我想知道是否可以使用5V來爲緩衝器供電，而使用3.3爲CPLD的I/O引腳供電？ XC9500xl系列數據表說IO端口是5V寬容，但沒有說任何關於JTAG引腳。 我在問這個問題，因爲如果我向緩衝區提供5V電壓，它們將在其引腳上使用5V TT
    fpga xilinx electronics circuit digital-logic 2015-11-26

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    與ZC706 Xilinx主板兼容的SuperMicro

    我們正在尋找購買SuperMicro機器以在其上爲特定項目安裝Xilinx ZC706主板。我們想確定哪臺機器是和哪個英特爾處理器系​​列（Haswell或Broadwell）與主板兼容？ 我們在使用不同機器的PCIe卡兼容性方面經驗不足，因此我們希望在下訂單之前先進行調查。 謝謝。
    compatibility xilinx pci-e 2016-01-17

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    不理想的時序執行警告 - F7多路複用器

    我試圖創建一個I2C總線進行測試，作爲我嘗試編程DVI Ch7301c的一部分。 我用測試數據提供它，但是，當我嘗試和發送的數據值十六進制77，它拋出這樣的警告： Pack:2574 - The F7 multiplexer symbol "I2C_Master/Mmux_bit_cnt[2]_DAT_WR[7]_Mux_45_o_2_f7" and its I1 input drive
    vhdl timing xilinx synthesis spartan 2015-11-30

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    使用命令行模式的xilinx xps

    我目前正在使用Xilinx Platform Studio（XPS）工具使用命令行工具（不使用GUI）進行自動化設計。我知道如何在GUI模式下使用XPS構建項目，但不知道如何使用命令行工具構建項目。我從「嵌入式系統工具參考手冊」和「命令行工具用戶指南」獲得了有關命令行工具用法的信息。 但是，我並沒有得到有關下列事項的任何信息： 如何選擇總線互連類型。 如何選擇時鐘 如何選擇處理器 如何選擇BRAM
    build verilog xilinx 2016-01-27

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    Yocto：無法建立元單聲道

    我正嘗試用yocto poky構建一個嵌入式系統。我的層： BBLAYERS ?= " \ /home/dev/microzed/meta \ /home/dev/microzed/meta-yocto \ /home/dev/microzed/meta-yocto-bsp \ /home/dev/microzed/meta-xilinx \ /h
    xilinx yocto openembedded 2015-12-10

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    賽靈思TCL外殼在何處發射結果？

    我正在嘗試開發基於Xilinx ISE TCL外殼的基於Python的封裝器xtclsh.exe。如果有效，我會添加對PlanAhead或Vivado等其他shell的支持... 那麼，什麼是大局？我有一個VHDL源文件列表，它們構成了一個IP核。我想打開一個現有的ISE項目，搜索丟失的VHDL文件並在必要時添加它們。由於IP核具有重疊的文件依賴性，因此項目可能已經包含一些文件，所以我只查找丟失的
    python shell subprocess xilinx xilinx-ise 2015-12-16

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    在VHDL中使用固定點

    在我的濾波器設計中，我使用了固定點算法並對信號使用了sfixed。設計與所有時間合成，但我的功能模擬和後合成/ R &R模擬不匹配後arith邏輯塊..給一個小的ex下面，我看到crf_int_r在Post合成器模擬中不匹配..可以有人幫助我理解，它是不是合成不當或功能和後合成器模擬之間不匹配的其他問題。在ISE中使用Xilinx ISE 14.7和VHDL 200X選項。 signal add_
    vhdl fpga xilinx 2015-12-18
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