modelsim

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    是否有必要在Verilog中籤名擴展0位？

    Verilog的新功能。 簡單的32位寄存器： reg32 Reg_32 ( .in(valueA), // input 32 bits .clock(clk), .reset(rst), .out(valueB) // output 32 bits 然而，值a被定義爲一個10位的線[9：0]。 valueA是否需要22位擴展0位？ 即： .in({
    verilog hdl modelsim 2013-07-13

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    在modelsim中運行時序仿真í

    我在Verilog中創建了一個小的設計，現在我想運行時序仿真。由於我知道如何爲VHDL文件做這件事，我想我會以同樣的方式做到這一點。不幸的是，這並不容易。 我編譯了我的設計並收到了.sdo和.vho文件。但是，當我試圖運行測試平臺，我收到錯誤： > vsim work.Sdesign_tb # vsim work.Sdesign_tb # Loading work.Sdesign_tb #
    simulation verilog modelsim quartus 2013-07-22

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    如果地址是作爲輸入給存儲器陣列的，則獲取行或列號

    我是VHDL編程的新手。該項目考慮檢測存儲器陣列中的故障。我已經獲得了錯誤的數據和地址。現在我想獲取存儲器陣列中找到的特定地址的相應行或列號。用VHDL實現這個代碼將不勝感激！這裏是我的創造SRAM和執行讀取和寫入操作簡單的代碼： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; enti
    vhdl hdl modelsim vlsi 2013-09-23

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    VHDL輸出在模擬中是不確定的，但編譯通過正確

    我是一名新生，其任務是使用測試平臺構建3個組件，然後將它們排列成一個結構。我建立的所有3個組件都很好，但是當我將它們放在一起時，其中一個輸出保持未定義狀態。我試圖跟蹤名爲dat的信號，這很好，但可能我沒有使用正確的語法將dat信號分配給data_out。 id_led_ind是第二個輸出，它工作正常，但data_out未定義。 下面是代碼（我認爲這個問題是在車道21 - 「DATA_OUT < =
    vhdl modelsim 2013-08-04

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    測試平臺多種架構

    對不起，我是這個網站的新手，但我一直在尋找近兩天的答案。 我是vhdl的新手，並且任務要求創建一個簡單的16位ALU。該ALU需要2種架構：行爲和RTL設計。就我而言，我有完整的代碼。 我無法弄清楚的是如何編寫一個測試工作臺，使我能夠在modelsim中運行兩種體系結構的仿真。我有兩個文件（測試臺和ALU）編譯好，但我在模擬錯誤說「未初始化的輸入端口沒有驅動程序」 我不確定代碼顯示這個問題，我會告
    vhdl modelsim altera alu 2013-09-23

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    從Cygwin發佈Modelsim？

    我正在嘗試從cygwin啓動Modelsim模擬器。我能夠在Cygwin的使用VCOM編譯，但是當我鍵入./vsim我看到以下內容： 閱讀C：/modeltech_pe_10.2a/tcl/vsim/pref.tcl ＃10.2A 然後沒有任何反應。我能夠通過Windows命令提示符正確啓動vsim。另外，我很確定我的cygwin環境設置正確，因爲我可以從cygwin啓動Windows計算器。當我
    cygwin modelsim 2013-09-24

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    如何初始化std_logic_vector？

    我有這樣的代碼 --RAM module library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.numeric_std.all; entity RAM is generic( address_length, data_length : integer); port( addr : in std_log
    initialization vhdl fpga modelsim 2013-10-03

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    VHDL程序IF-THEN-ELSE-if語句

    我編輯這個線程來更新我的全新項目，並使其更具可讀性： - 不是靜態信號： --Propagate & generate team-- LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; ENTITY PG_team_1bit IS PORT(a, b:IN STD_LOGIC; p:
    debugging if-statement process vhdl modelsim 2013-10-05

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    配置ModelSim仿真以顯示文本

    我可以讓ModelSim仿真在信號上顯示文本（而不是數字值）嗎？我有一對夫婦的狀態機的狀態說的， localparam S_IDLE = 2'b00; localparam S_START = 2'b01; localparam S_STOP = 2'b10; 是否有顯示S_IDLE例如一種方式，對信號，而不是00？謝謝。
    verilog modelsim 2013-08-20

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    Modelsim警告：「不表示端口」

    我用modelsim模擬LEON3。在使vsim後，我得到一個用於調用modelsim的do-file。 它給了我一個警告信息，我不知道這條信息現在是否相關。其實我不知道這是什麼意思。 # ** Warning: [6] /path/to/lib/tech/ec/orca/orca.vhd(14744): (vcom-1288) VITAL timing generic "tpd_a1_s2" p
    warnings vhdl modelsim 2013-08-22
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