modelsim

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ModelSim VHDL實際仿真時間估計

sirs 我有一個問題急需解決。那就是我想用測試臺得到模型的VHDL仿真時間。我在ModelSim工作，並知道ModelSim的分析器支持性能分析，但它不是我想要的信息。耗時並不意味着模擬步驟，而是在我的電腦上實時運行。我希望有人可以給我幫助，可能是VHDL語句或ModelSim命令或其他第三方工具。謝謝。

vhdl modelsim 2013-05-15

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VHDL無限循環

我正在寫一小段代碼，一次取32位輸入和輸出2位。基於模擬嘗試，我相信我在while循環中遇到了無限循環問題。與我看過的其他循環例子相比，一切看起來都很合適。任何線索我可能做錯了什麼？ library ieee; use ieee.std_logic_1164.all; entity regA is port(mpcnd: in std_logic_vector(31 downto 0);

vhdl modelsim 2013-03-30

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我的Verilog行爲代碼得到了模擬，但在FPGA上沒有像預期的那樣工作

我使用狀態機概念編寫了一個用於展位乘數（基數2）的行爲程序，我正在使用modelsim在程序模擬期間正確獲取結果，但是當我將它移植到fpga（斯巴達3）結果並不如預期。 有人請幫我這個。我哪裏出錯了？ module booth_using_statemachine(Mul_A,Mul_B,Mul_Result,clk,reset); input Mul_A,Mul_B,clk,reset;

verilog fpga xilinx modelsim 2013-04-05

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VHDL RAM端口映射

我有一個ram實體，我想從2個不同的其他實體A和B訪問它。 我在A和B內都創建實體端口映射，但是當我在modelsim上啓動仿真時，我得到兩個rams一個用於實體A，另一個用於實體B. WhatIi希望兩個實體都訪問相同的RAM，而不是爲每個實體分開RAM。 如何使用modelsim pe學生版來完成此操作？

vhdl modelsim 2013-04-06

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VHDL。比較器的性能

我正在vhdl - 比較器上創建小型芯片塊。 用途：QuartusII，ModelSim，在Cyclone ii上模擬。 INPUT: IN_FIRST: in UNSIGNED(255 downto 0); IN_SECOND: in UNSIGNED(255 downto 0); OUTPUT: OUT_IS_RIGHT_RESULT: out STD_LOG

performance vhdl modelsim 2013-06-04

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Modelsim不承認包括「case ... when」的體系結構

我對Modelsim非常陌生，而且我一直從它那裏得到這個「錯誤」。基本上我用vhdl編碼一個計數器： library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity Contatore16bit is port ( C

architecture vhdl modelsim 2013-04-16

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生成塊沒有分配任何值連線

Im新verilog，我試圖寫一定的乘數，但是當我運行我的測試平臺時，它不顯示太多。它看起來像生成塊不會將任何值分配給部分。這裏是一個屏幕： 和代碼： 代碼改了個名字，所以它是英文的用戶更熟悉。 `timescale 1ns/1ps `ifndef N_WIDTH `define N_WIDTH 8 `endif module mult(datX, datY, result);

verilog modelsim 2013-06-05

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微處理器的8位ALU

我有一個項目，我應該開發一個RISC微處理器。這涉及在行爲模型中創建ALU。但是在模擬設計時似乎存在問題/錯誤/警告。 大部分操作都可以正常工作，除了以下內容： 比較2個輸入：當數字相等時，零標誌未被設置。 （不相等的數字正常工作）。 警告：在算術操作數中有'U'|'X'|'W'|'Z'|' - '，結果將是'X'（es）。 （這似乎每隔1個PS，這可能是由於在這個過程中等待語句） 我希望與std

vhdl processor modelsim alu 2013-04-18

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「EOF」：第2行的語法錯誤

我想寫一個簡單的vhdl代碼。當我在quartus 2中運行此代碼時，沒有任何問題。但是，當我在modelsim上運行時，第2行出現錯誤，即「使用ieee.std_logic_all.1164;」時出錯。 。因爲我是vhdl的新手，所以我沒有任何線索。順便說一下，我正在使用Modelsim Starter版本6.5e library ieee; use ieee.std_logic_all.11

vhdl modelsim 2013-04-21

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電源功能在vhdl

我想使用VHDL功率功能，其中功率是浮動數字和數字是整數（將永遠是「2」）。 2 ^某些浮點數。 我使用ieee庫和（fixed_float_types.all，fixed_pkg.all和float_pkg.all）。 我想過計算所有可能的輸出並將它們保存在ROM中，但我不知道功率的範圍。 如何實現此功能，如果有任何實現的功能，像這樣在哪裏找到它？ 感謝

vhdl modelsim 2013-04-28

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