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    如果存在兩個相同名稱的組件，一個在包中，另一個在架構中，哪一個優先？

    我有一個VHDL測試文件a.vhd。 貓a.vhd package pak is component b is -- 1st definition of component b. end component end pak; use work.pak.all; -- 1st definition visible through this package use clause
    vhdl hdl modelsim 2013-03-12

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    VHDL中的<= a + 1是一個很好的練習嗎？

    如果我在VHDL過程中編寫語句來指定a是+1，那麼這是一個好習慣嗎？ 我對此感到困惑，因爲模擬器工作正常，但是當我嘗試在FPGA中實現時，綜合工具會抱怨創建鎖存器。 這是什麼意思？
    hardware vhdl xilinx hdl modelsim 2013-03-12

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    Modelsim支持SV

    我目前使用的是modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog來設計和驗證我的項目。任何想法哪個版本的Modelsim都支持sytemverilog的設計和驗證子集？我之前使用過VCS，並試圖找到它，如果我可以使用Modelsim而不是VCS進行仿真。 在此先感謝！
    system-verilog modelsim 2013-03-15

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    無法對未簽名的VHDL執行邏輯運算？

    我在unsigned執行邏輯運算已經一個問題： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; with sel select s_1<=a+b when "000", a+((not b)+1) when "001", s_2 when "010", s_3 when "011",
    vhdl modelsim 2013-02-03

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    如何在Modelsim中進行左移以建立一個展位乘數

    我正在爲ModelSim中的展位乘數編寫代碼。目前，我在for循環中實現我的代碼。在for循環中有if..else條件，在乘法器的時間檢查2位。在這裏，我需要對被乘數進行左移，但我無法這樣做。 我們如何在ModelSim中進行左移，因爲換擋操作員不在這裏工作？
    modelsim 2012-12-21

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    在verilog文件中定義的宏，但是錯誤在modelsim中顯示了未分配的宏im

    我已經在一個verilog文件中定義了所有verilog文件的宏，比如FabScalarParam.v ，然後我首先在system.do文件中編譯FabScalarParam.v，然後編譯其他的verilog文件。 但是當我運行「做system.do」編譯設計，它讓我看到這樣的錯誤， # ** Error: I:/programming/EDK/project_4/pcores/instructi
    modelsim 2012-12-23

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    在ModelSim中獲取內存轉儲（定期）

    如何定期在ModelSim中獲取內存轉儲？ 我知道如何導出內存數據。有沒有辦法在.do文件中寫入一個命令來每隔1000 ns或每x個週期導出一次內存數據？ 更新： 感謝您的答案。 我現在做它的方式： mkdir -p mlog set counter 0 set limit 30 while { true } { run 100 us incr counter +1
    file memory dump modelsim 2013-02-12

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    是否有可能在modelsim中創建IP地址基數？

    有沒有辦法讓ip地址字在波形窗口中以小數點的格式顯示？
    modelsim 2013-02-13

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    生成隨機數 - 種子的改變只有一次

    我產生在0之間的Verilog一個號碼10000這樣的循環中： wire rand; integer i, seed; initial begin i=1; seed=0; while (i<10) begin force rand = $random(seed) % 10000; end end
    verilog modelsim 2012-11-15

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    類型在模型上與Modelsim不匹配的VHDL代碼，儘管進行了徹底檢查

    我正在請求一些幫助，因爲我完全停留在我的VHDL項目中，包括在Nios II上實現極地轉換器的笛卡兒到極座標轉換器。我所有的VHD文件執行編譯沒有錯誤，但是當我想以模擬的ModelSim整個街區，這裏是我得到 # Loading work.counter(a) # ** Failure: (vsim-3807) Types do not match between component and e
    types simulation vhdl modelsim 2012-11-19
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