modelsim

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    提示時出現警告消息

    我在試圖模擬一個測試臺。我沒有收到波形，在提示符下我收到以下警告消息。是否因爲=是警告，我的代碼沒有模擬？ ** Warning: (vsim-WLF-5000) WLF file currently in use: vsim.wlf # File in use by: Hostname: ProcessID: 0 # Attempting to use alternate WLF f
    warnings simulation wave modelsim 2011-04-24

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    展臺編碼不起作用，包含仿真

    我正在爲陣列乘法器編寫一個展位編碼。這是模塊的一個： module add_input (M,pos,neg,C); parameter n=8; input [n-1:0]M; input pos,neg; output [2*n-1:0]C; reg [2*n-1:0]C; integer k; always @ (*) begin for (k=0;k<=n-1;k
    verilog system-verilog modelsim 2012-02-17

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    通過modelsim進行vhdl仿真的VCD轉儲。如何？

    這是我第一次嘗試生成VCD，並且遇到一些麻煩。 我有一個名爲bench_minimips.vhdl的測試平臺，它包含實體sim_minimips。 我想模擬它並從中獲取VCD。 我在的ModelSim shell中鍵入以下命令： vsim work.sim_minimips vcd file myvcd1.vcd vcd add -file bench_minimips.vhd/* run
    simulation dump vhdl modelsim 2011-08-05

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    如何在Modelsim或Xilinx ISE項目導航器中測量Verilog模塊的時序

    我設計了一個使用半加器模塊的4位進位預測加法器。然後我設計了另一個使用功能Verilog描述的4位進位預測加法器。第二個應該是更快。我怎樣才能驗證這一點？有沒有方法可以查看模塊在Modelsim或Xilinx ISE Project Navigator中的運行速度？
    statistics timing verilog xilinx modelsim 2011-03-18

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    ModelSim無法識別參數數據類型？

    這是我試圖在Modelsim中運行的一些Verilog代碼。 parameter Data_width = 8; //DATA SIZE input CLK, RST; input [Data _width-1:0] D; 當我嘗試編譯它時，編譯器在最後一行中抱怨Data_width，表示它期望一個標識符。我可以硬編碼那裏的數字來擺脫這個問題，但如果我想改變它，我寧願使用一個變量，所以我不
    verilog modelsim 2011-03-19

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    如何做與Modelsim

    中的「編譯全部」按鈕相同的東西在Modelsim中有一個「編譯全部」按鈕，用於編譯項目中的所有文件，以便它們可以被模擬。但是當按下按鈕時，它不顯示這些命令是什麼？ 在終端中輸入什麼命令來完成相同的操作？
    modelsim 2011-11-26

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    VHDL測試結果到的JUnit（或其他詹金斯承認的）格式

    這裏描述我設置了自動迴歸測試的FPGA項目，幾乎一模一樣： Continuous integration of complex reconfigurable systems 現在我想要獲得測試結果（從ModelSim仿真中的VHDL REPORT陳述）出現在Jenkins測試報告中。我的理解是Jenkins只能本地支持jUnit格式，並且我查找了支持非XML格式的插件，但沒有看到任何插件。 從VH
    jenkins regression-testing modelsim 2011-10-12

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    如何打開Modelsim項目文件

    我可以通過執行File-> Recent Projects打開Modelsim項目文件。不過，我不知道有任何其他方式來打開項目。如果我使用File-> Open，它只會打開單個文件，而不是項目。項目如何開放？
    modelsim 2011-05-20

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    ModelSim Message Viewer空

    我目前正在使用Modelsim 10.1和ISE 13.4，並運行一個非常簡單的測試平臺。所有代碼都是VHDL。 我有一天在使用VHDL的assert語句時遇到了麻煩：錯誤和警告輸出到腳本。但是，消息查看器中沒有消息，並且波形窗口內沒有消息指示符。如果這很重要，我從ISE開始模擬。 我想我可能會錯過一個開關來打開消息登錄或什麼的，但幾個小時的谷歌搜索引發了什麼。是否有任何設置可以防止郵件被記錄到郵
    message vhdl viewer modelsim 2012-03-14

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    調試迭代限制的錯誤在VHDL的ModelSim

    我寫VHDL代碼上的ModelSim一個d觸發器和我得到一個錯誤，當我試着模擬它： Error: (vsim-3601) Iteration limit reached at time 400 ps. 我不知道是什麼這意味着，但我已經通過我的許多源代碼查看錯誤沒有成功。任何人都可以猜測問題可能是什麼？
    vhdl modelsim 2012-02-14
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