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    我的程序在ModelSim中工作，但在真實FPGA板上不起作用

    有我的VHDL code，有BDF desing。 當我在ModelSim中模擬我的VHDL代碼時，它工作正常，但是當我在Quartus中模擬它或上傳到FPGA Cyclone板時，LED沒有信號。 IDK，我想以什麼方式來看待。
    vhdl fpga modelsim 2012-11-07

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    是否可以在ModelSim中的模擬上編寫驗證過程？

    我使用ModelSim來設計和模擬CPU體系結構。對於像我這樣知道這一點的人來說，您可能也意識到，在試圖處理所有這些信號時，驗證模擬數據是非常困難的。 有沒有辦法自動運行模擬並執行一些驗證過程，以查看我得到的數據是否正確？ 例如，我有一個特定的組件，當一個信號刺激時，在下一個時鐘，將返回否定信號。我想驗證這一點。怎麼樣？ （當然不需要手動檢查屏幕上的信號）。 三江源
    vhdl hdl modelsim 2012-10-01

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    轉換函數「To_bit」必須只有一個形式參數

    在VHDL Testcase上運行modelsim時出現以上錯誤，我無法理解它爲什麼是錯誤。 測試用例： LIBRARY IEEE; Use ieee.std_logic_1164.all; entity a is port (in11 : in std_logic ); end a; 架構一個的是： component b_1 port (in1 : in bit); end
    vhdl modelsim eda 2012-10-05

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    Verilog連續仿真

    在verilog中是否有特殊的開始和結束關鍵字，可以讓仿真繼續運行，直到遇到結束關鍵字？我知道這不會是可綜合的;不過，我只希望將其用於測試目的。另外verilog中的$ finish關鍵字退出了modelsim。
    verilog modelsim 2012-05-14

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    有沒有更好的方法來用較少的「if語句」在VHDL代碼中重寫BCD_counter？

    我剛剛開始在modelsim中學習VHDL，所以我提前道歉，如果我在做什麼似乎真的是noob。 基本上我想創建的是一個一位數的上/下BCD計數器的可綜合VHDL代碼。當「啓用」爲「1」時，計數器將計數，否則保持不變。當初始化輸入「初始化」時，取決於「方向」輸入的值，計數器被設置爲0或9。 （當「方向」爲'1'時，它是一個加計數器）。 我只是想知道是否有更好的工具可用於此工作，而不是使用100 if
    counter vhdl modelsim 2012-03-27

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    使用ModelSim在Verilog中創建陣列

    我想使用下面的代碼在ModelSim中的Verilog中聲明一個使用數組的1MB內存模型。我還需要在地址空間中有地址0x80020000。 parameter MEM_START = 32'h7FFA_0000; parameter MEM_END = 32'h800A_0000; reg [7:0] MEMORY [MEM_START:MEM_END]; 上面的代碼編譯好，但它提供了以下
    arrays verilog modelsim 2012-05-16

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    讀取字符的Verilog I/O

    我隨時隨地嘗試任何使用I/O的verilog時遇到了一些問題。 Modelsim或者拋出某些函數不支持的函數，或者什麼也不做。我只需要按字符讀取文件字符，並通過端口發送每一位。任何人都可以協助 module readFile(clk,reset,dEnable,dataOut,done); parameter size = 4; //to Comply with S-block rul
    file-io io verilog modelsim 2012-05-16

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    Tcl二進制循環。二進制增量

    我想爲我的解碼器模塊編寫一個tcl腳本（modelsim中的verilog） 我需要將'din'輸入值從000循環到111 這就是我現在想到的。 vsim work.decode_shift add wave -noupdate -format Logic -radix binary /decode_shift/din add wave -noupdate -format Logic -rad
    tcl verilog modelsim 2012-05-19

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    ModelSim PE學生版10.1c（STD_LOGIC錯誤）

    我想在我的VHDL代碼中使用STD_LOGIC。它不會編譯，因爲我試圖在port(.....)部分使用的STD_LOGIC不起作用。我知道這個問題是因爲我沒有導入IEEE庫。我試圖導入它，但我沒有成功。 如何正確導入IEEE庫到ModelSim中的VHDL程序？
    importerror modelsim 2012-09-12

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    零標誌的Verilog問題

    我試圖用Verilog建立一個32位ALU和我只做過行爲的Verilog的一個小一點，所以我有一些困難，與此代碼： module ZERO_FLAG(flag, control, inputA, inputB); input [2:0] control; input [31:0] inputA, inputB; output flag; reg flag;
    verilog modelsim 2012-11-05
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